Язык AHDL


Присваивание состояний


Бит состояния - это выход триггера, который используется конечным автоматом для запоминания однобитного значения. В большинстве случаев Вы должны разрешить компилятору MAX+PLUS II присвоить биты состояния и значения для минимизации требующихся логических ресурсов: логический синтезатор автоматически минимизирует количество необходимых битов состояния, оптимизируя как использование устройства так и производительность.

Однако некоторые конечные автоматы могут работать быстрее, используя  значения состояний, которые требуют больше чем минимальное количество битов состояния. Кроме того, Вы можете захотеть, чтобы определенные биты состояния являлись выходами конечного автомата. Для управления этими случаями Вы можете объявить биты конечного автомата и значения в объявлении конечного автомата.

Команда Global Project Logic Synthesis (меню Assign) включает опцию One-Hot State Machine Encoding (позиционное кодирование состояний), которая автоматически реализует этот тип кодирования для проекта. Кроме того, компилятор автоматически реализует позиционное кодирование для устройств FLEX 6000, FLEX 8000, и FLEX 10K, несмотря на то, включена или нет эта опция. Если Вы точно назначили биты состояния, в добавление к использованию автоматического позиционного кодирования, логика Вашего проекта может быть реализована неэффективно.

 

Файл stepper.tdf, приведенный ниже, реализует контроллер шагового двигателя.

 

SUBDESIGN stepper

(

   clk, reset   : INPUT;

   ccw, cw      : INPUT;

 

   phase[3..0]  : OUTPUT;

)

VARIABLE

   ss: MACHINE OF BITS (phase[3..0])

      WITH STATES  (

         s0 = B"0001",

         s1 = B"0010",

         s2 = B"0100",

         s3 = B"1000");

BEGIN

   ss.clk   = clk;

   ss.reset = reset;

   TABLE

      ss,   ccw,   cw   =>   ss;

      s0,   1,      x   =>   s3;

      s0,   x,      1   =>   s1;

      s1,   1,      x   =>   s0;

      s1,   x,      1   =>   s2;

      s2,   1,      x   =>   s1;

      s2,   x,      1   =>   s3;

      s3,   1,      x   =>   s2;

      s3,   x,      1   =>   s0;

   END TABLE;

END;

 

В этом примере выходы phase[3..0], объявленные в разделе Subdesign, также объявлены как биты конечного автомата ss в объявлении конечного автомата. Заметьте, что ccw и cw никогда не должны одновременно равняться 1 в одной и той же таблице. AHDL предполагает, что только одно условие в таблице истинности является истинным в одно и тоже время, следовательно, перекрытие комбинаций битов может привести к непредсказуемым результатам.




Начало  Назад  Вперед